對于初學者而言, FPGA的設計流程是否顯的"又臭又長"呢??呵呵,如果真的有這樣的感覺,沒有關系,下面我就通過對軟體的使用來了解 FPGA的設計流程.

     1)使用synplify pro对硬件描述语言编译并生成netlist
     综合前要注意对器件的选择，方法是在project－>implementation option中对要下载的器件和网表的生成情况进行选择。综合后的网表有两种： RTL级网表和门级网表（gate netlist），通过对网表的分析可以对设计的实现方式有初步的了解，并分析其中的错误和不合理的地方，另外还可以对关键路径的delay和slack进行分析。
     使用synplify pro要先新建工程，注意修改工作目录，然后添加所要编译的文件，要注意top文件要最后一个添加，这样才可以保证生成的文件是以top文件来命名的   
 
      2)使用modelsim进行功能仿真
导入源程序和testbench进行仿真，并保存波形文件（.wlf）

     3)使用quartusⅡ根据netlist进行布线，并进行时序分析
     在使用quartusⅡ前要做一些必要的设置，在assignments－>eda tools setting中的simulation中选择modelsim，并选择选项run this tools automatically after compilation。如果没有提前做这些设置，可以quartus做完编译布线后，做同样的设置，然后运行EDA netlist writer和eda simulation tool
     在使用synplify pro得到满意的netlist后，可以在synplify pro中通过option－> quartusⅡ直接调用quartusⅡ，quartusⅡ对synplify pro生成的.vqm文件进行编译，布线。然后根据设计要求进行时序分析和引脚调整。

    4)使用modelsim进行布线后仿真
    由于quartusⅡ提前做了设置，因此在编译布线完成后，会在工作目录下生成modelsim仿真所需要的文件和库（modelsim_work），在modelsim中将产生的文件和库所在的文件夹设置为当前目录，modelsim_work库会自动导入，新建工程会提示所使用的modelsim.ini文件，应使用quartus生成的，然后导入文件（包括testbench），进行编译，仿真的时候在library中添加modelsim_work库，在sdf选项中可以添加quartus生成的延迟信息文件.sdo，注意作用域的选择，如果testbench中调用被测试模块的语句是send3a tb，那么作用域应该写tb，在option选择中可以选择是否看代码覆盖率。另外，还可以将布线后的仿真结果与功能仿真的结果进行对比。下图就是小型Soc中send3a模块前后仿真的对比图

                      从图中可以看出，除了有一定的延迟外，输出波形不变。

       5)将quartus的波形转化成testbench的方法：画好波形后，通过file－>export可以将波形输出到quatus的工作目录，verilog语言扩展名为.vt，修改为.v后可以在modelsim中使用，需要说明的是如果波形中包括输出端口的话，输出的testbench包含三个模块，一般情况下，只需将输入波形画好后，输出到testbench就

       實際上,我們可以看出,整個過程實際就是: 代碼編寫--->功能仿真---->綜合---->布局,布線---->門級仿真----->下載------>板子調試

       這樣一看,原來HDL設計流程其實也很明了和簡單..不是嗎??