SCLK （1）：串行时钟的输入/输出端，可用MODE脚的状态来控制。当MODE=1时，芯片工作在内部时钟方式，此时SCLK脚输出的是一个串行时钟信号，当 RFS或TFS变低时，SCLK被激活；而当RFS或TFS中的一个为高或器件完成一个输出字的传送后，SCLK转为高阻态。当MODE=0时，芯片工作在外部时钟方式，此时输入的串行时钟可用作数据传送的移位脉冲。

　　MCLK IN（2）：器件的主时钟信号输入脚，其主时钟信号可由石英晶体或外部时钟提供。使用石英晶体时，石英晶体可直接跨接在MCLK IN和MCLK OUT引脚之间；使用外部时钟时，该脚可由与CMOS兼容的电平来驱动而将MCLK OUT脚悬空。输入时钟的频率最高为2MHz。

　　MCLK OUT（3）：当主时钟用石英晶体或陶瓷谐振器时，应将该石英晶体或陶瓷谐振器连接在MCLK IN与MCLK OUT引脚之间。

　　A0（4）：地址输入，当A0为低时，对器件的控制寄存器进行读/写操作；当A0为高时，对器件的数据寄存器或校准寄存器进行读写操作。

　　SYNC（5）：逻辑输入，当系统使用多个AD7713时，使用该引脚可实现各芯片内部数字滤波器的同步。

　　MODE（6）：逻辑输入，当MODE=1时，器件采用内部时钟方式；当MODE=0时，器件采用部时钟方式。

　　引脚7～10：这四个引脚分别为模拟输入通道1、2的正、负输入端。

　　STANDBY（11）：逻辑输入，当该引脚为低时，将切断器件内部模拟和数字电路的电源，从而使AD7713处于低功耗状态。

　　AVDD(12)：模拟正电源，+5～+10V。

　　RTD1（13）：恒流输出，通常为200μA，可用作电阻式热敏器件的激励电流，该电流可由程序来控制通/断。

　　REF IN_（14）：参考输入，其电位可取AVDD与AGND之间的任意值。

　　REF IN+（15）：参考输入，应注意REF IN+，必须在于REF IN-。

　　RTD2（16）：与RTD1脚功能大体相同，也可与RTD1组合使用，另外，利用此脚可在三线RTD结构中消除引线电阻所产生的误差。

　　AIN3（17）：模拟输入通道3，输入信号幅度可达±4VREF/GAIN，当GAIN=1且VREF=2.5V时，AIN3的输入范围为±10V。

　　AGND（18）：模拟地。

　　TFS（19）：发送帧同步信号，低电平有效。当TFS=0时，芯片允许写入串行数据。在内部时钟方式下，TSF变低将使得串行时钟SCLK有效；在外部时钟方式下，TSF必须在数据字被写入器件的第一个位之前为低。

　　RFS（20）：接收祯同步信号，低RFS=0时，允许对器件进行数据读取的操作。在内部时钟方式下，RFS变低将使串行时钟和数据同时有效；在外部时钟方式下，RFS变低可使SDATA有效。

　　DRDY（21）：逻辑输出，表示数据寄存器的更新速率，DRDY的每一个下降沿都将指明一个新的数据字传输的开始。当一个完整的数据字传输结束后，DRDY将返回到高。

　　SDATA（22）：串行数据。输入时，CPU将把数据字写入到器件的控制寄存器或校准寄存器；输出时，CPU将读取控制寄存器、校准寄存器、数据寄存器内的数据。

　　在读操作期间，RFS变低之后串行数据有效；而在写操作期，在TFS变低之后，将在SCLK的上升沿加入有效数据。

　　输出的数据在单极性输入时为自然二进制代码，而在双极性输入时为偏移二进制代码。

　　DVDD（23）：+5V数字电源。DVDD与AVDD的差不得超过0.3V，否则，芯片将不能正常工作。

　　DGND（24）：数字地。