主从 JK 触发器可以使用 2 个 JK 触发器设计，每个触发器连接到互补的 CLK 脉冲，第一个触发器是主触发器，当 CLK 脉冲时工作处于高状态. 而此时从触发器处于保持状态，如果CLK脉冲为低电平，则从触发器工作，主触发器保持保持状态。

JK触发器的特性或多或少与SR触发器相似，但在SR触发器中，当S=1和R=1时，存在一种不确定的输出状态，而在JK触发器中，当J= 1 且 K=1，触发器切换，这意味着输出状态从其先前状态改变。

主从 JK 触发器工作原理

主从触发器可以是边沿触发或电平触发，这意味着它可以在从一种状态转换到另一种状态时改变其输出状态，即边沿触发。 触发器的输出在输入高或低时发生变化，即电平触发。 主从JK触发器可以两种触发方式使用； 在边缘触发中，它可以是+ve 边缘触发或-ve 边缘触发。

在边沿触发中，主触发器源自时钟脉冲的 +ve 边沿。 此时，从触发器处于保持状态，即主触发器的输出与其输入一致。 当负时钟脉冲到达时，从触发器被激活。 主触发器的o/p通过从触发器传播； 此时主触发器处于保持状态。

加工：

当 J = 0，K = 0 时，无论有无时钟脉冲，输出都不会发生变化。

当J=1，K=0，时钟脉冲在上升沿时，主触发器Q的输出置为高电平，当时钟下降沿到来时，主触发器的输出通过从触发器触发器并产生输出。

当J = 0，K = 1，且时钟脉冲为一个正沿时，主触发器Q的输出设置为低，Q'设置为高，当时钟负沿到达时，主触发器的Q'输出触发器馈入从触发器，这导致将从 Q 的输出设置为低。

当 J = K = 1 时，则在时钟脉冲的正沿，主触发器翻转（意味着前一状态变为相反状态），在时钟脉冲的负沿，从触发器翻转切换。

JK 主从触发器电路图

JK 主从触发器电路图

JK触发器主从时序图

JK 主从触发器时序图

主从 JK 触发器真值表

主从 JK 触发器真值表

主从JK触发器的优点

JK触发器主从克服了SR触发器的限制，在SR触发器中当S = R = 1条件到达时输出变得不确定，而在JK主从中当J = K = 1时，则输出翻转，输出这种状态随着时钟脉冲不断变化。