日本产业综合研究所（产综研）开发出了厚度仅12nm、具有超薄沟道的双栅mos fet。并于1月18日在由nedo（日本新能源产业技术综合开发机构）主办的“2006年度研究助成事业成果发布会”上进行了报告。

　　通常情况下晶体管微细、待机时的耗电就越大。这是由于源漏极间的距离变小，使得通过底板的源-漏极间的漏电电流增大，以及栅绝缘膜变薄造成栅-漏极间的漏电电流增大引起的。针对这一问题，产综研通过具有超薄沟道的双栅结构来减小源-漏极间的漏电电流，同时还通过采用高电介常数（high-k）的栅绝缘膜来减小栅极漏电电流。 　　此前一般认为具有超薄沟道的双栅结构制造起来非常困难。此次在将沟道与硅底板垂直配置的同时，通过采用名为“ibre（ion bombardment retarded etching）”的加工技术才得以试制成功（图1，图2）。在沟道厚度为12nm的情况下，s因数达到了69.8mv/位的良好效果。目前的栅长度为100nm，栅绝缘膜厚度为5nm，因此工作电压在1v时的电流只有50μa/μm，但今后仍要继续改进。 　　对于high-k栅绝缘膜，尽管尚未装到双栅mos fet上，但已经在普通mos fet上显示出了良好效果。栅绝缘材料采用介电常数较大的la2o3，栅电极使用ru。实现了sio2换算膜厚度2nm以下，在p、n两沟道上达到了4位数以上的开关比。此外还开发出了面向竖型双栅mos fet成膜的cvd工艺。