静态随机存取存储器
更新时间：2011-05-28 03:50
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静态随机存取存储器，英文为SRAM（Static Random Access Memory），简称静态随机存储器，是一种不需要刷新电路即能保存其内部存储数据的随机存取存储器。静态随机存取存储器速度快，不必配合内存刷新电路，可提高整体的工作效率，但亦存在集成度低、功耗较大、相同的容量体积较大、而且价格较高等缺点。
静态随机存取存储器概述
静态随机存取存储器是随机存取存储器的一种，所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。
在同样的运作频率下，由于SRAM对称的电路结构设计，使得每个记忆单元内所储存的数值都能以比动态随机存取存储器（DRAM）快的速率被读取。除此之外，由于SRAM通常都被设计成一次就读取所有的资料位元（Bit），比起高低位址的资料交互读取的DRAM，在读取效率上也快上很多。因此虽然SRAM的生产成本比较高，但在需要高速读写资料的地方，如电脑上的快取 (Cache)，还是会使用SRAM，而非DRAM。
静态随机存取存储器原理
- 静态随机存取存储器使用某种触发器来储存每一位内存信息，存储单元使用的触发器是由引线将4-6个晶体管连接而成，但无须刷新。这使得静态随机存取存储器要比动态随机存取存储器快得多。但由于构造比较复杂，静态随机存取存储器单元要比动态随机存取存储器占据更多的芯片空间。所以单个静态随机存取存储器芯片的存储量会小一些，这也使得静态随机存取存储器的价格要贵得多。
静态随机存取存储器特点
- 静态随机存取存储器的特点是工作速度快，只要电源不撤除，写入SRAM的信息就不会消失，不需要刷新电路，同时在读出时不破坏原来存放的信息，一经写入可多次读出，但集成度较低，功耗较大。静态随机存取存储器一般用来作为计算机中的高速缓冲存储器(Cache)。
静态随机存取存储器的结构
静态随机存取存储器一般由五大部分组成，即存储单元阵列、地址译码器(包括行译码器和列译码器)、灵敏放火器、控制电路和缓冲/驱动电路。在图中，A0-Am-1为地址输入端，CSB、WEB和OEB为控制端，控制读写操作，为低电平有效，1100-11ON-1为数据输入输出端。存储阵列中的每个存储单元都与其它单元在行和列上共享电学连接，其中水平方向的连线称为“字线”，而垂直方向的数据流入和流出存储单元的连线称为“位线”。通过输入的地址可选择特定的字线和位线，字线和位线的交叉处就是被选中的存储单元，每一个存储单元都是按这种方法被唯一选中，然后再对其进行读写操作。有的存储器设计成多位数据如4位或8位等同时输入和输出，这样的话，就会同时有4个或8个存储单元按上述方法被选中进行读写操作。
静态随机存取存储器结构图
在静态随机存取存储器中，排成矩阵形式的存储单元阵列的周围是译码器和与外部信号的接口电路。存储单元阵列通常采用正方形或矩阵的形式，以减少整个芯片面积并有利于数据的存取。以一个存储容量为4K位的SRAM为例，共需12条地址线来保证每一个存储单元都能被选中(212 =-4096)。如果存储单元阵列被排列成只包含一列的长条形，则需要一个12/4K位的译码器，但如果排列成包含64行和64列的正方形，这时则只需一个6/64位的行译码器和一个6/64位的列译码器，行、列译码器可分别排列在存储单元阵列的两边，64行和64列共有4096个交叉点，每一个点就对应一个存储位。因此，将存储单元排列成正方形比排列成一列的长条形要大大地减少整个芯片地面积。存储单元排列成长条形除了形状奇异和面积大以外，还有一个缺点，那就是排在列的上部的存储单元与数据输入/输出端的连线就会变得很长，特别是对于容量比较大得存储器来说，情况就更为严重，而连线的延迟至少是与它的长度成线性关系，连线越长，线上的延迟就越大，所以就会导致读写速度的降低和不同存储单元连线延迟的不一致性，这些都是在设计中需要避免的。
四倍数据速率静态随机存取存储器
QDR是Quad Data Rate Static Random Access Memory(QDR SRAM)的缩写，也就是四倍数据速率静态随机存取存储器的意思。QDR的四倍数据速率是相对普通SRAM而言的。
普通SRAM使用半双工进行了升级，DDR只有一条数据通道，数据读/写操作共用，属于半双工工作方式，而QDR拥有两独立条数据通道，数据读/写操作可以同时进行，属于全双工工作方式，因此，QDR的数据存取速率又是DDR的两倍。
这样计算下来，QDR的数据存取速率是SDR的四倍，四倍数据速率的雅称也因此而来。QDR1/2/3的最高工作频率分别为200/333/500MHz。在高速中(40G/100G)基本上都使用QDR。
