摘  要： 针对雷达图像数据量大实时性要求高的特点，设计了一种新的基于FPGA和ADV212的雷达图像压缩与传输系统，实现对4 096级方位量化和最大4 096级距离量化的雷达图像进行实时JPEG2000压缩。通过所设计的分片压缩方式把雷达图像分段，每段分别压缩，并配合乒乓缓存来减小压缩到传输的延时。系统基于可配置设计，可配置图像的压缩率及雷达图像的分辨率。采用ADV212实现对图像的压缩，FPGA实现各功能模块，W5500实现数据传输。实验结果表明，系统能够实现对雷达图像实时压缩和传输的要求。

关键词： 雷达图像；ADV212；JPEG2000；分片压缩；传输

0 引言

　　雷达在现代海上交通运输中发挥着不可替代的作用。雷达图像具有分辨率高、数据量大、实时性要求高等特点，现代雷达获取的有效数据可达100 Mb/s~200 Mb/s，巨大的数据量为雷达图像的传输与存储带来了一定的困难[1]。目前雷达数据采用PCI总线或光纤等传输方式，虽然可以实现高带宽，但是在传输距离和成本上受到限制，而以太网传输距离远、成本低，配合数据压缩可以用来传输海量雷达数据，并方便雷达数据共享及远程岸上站点或移动设备接收。JPEG2000作为新一代静态图像压缩标准非常适合雷达图像的压缩[2-3]，相比于JPEG等静态图像压缩算法，JPEG2000有以下优点[4]：(1)可以支持有损和无损压缩；(2)支持更大的图像分辨率；(3)感兴趣区域编码(ROI)；(4)抗误码性；(5)图像加密等。ADV212[5-7]是一款单芯片JPEG2000编解码器，针对视频和高带宽图像压缩应用，使之能受益于JPEG2000 ISO/IEC15444-1图像压缩标准所提供的增强画质与功能。该器件可实现JPEG2000图像压缩标准的计算密集型操作[8-9]，并且提供完全兼容、适合多数应用的码流产生方法[10]。

　　本文在深入分析雷达图像特点的基础上，设计了一种低延时的适合雷达图像实时压缩并传输的处理方式，并以此为基础设计了以FPGA和ADV212为核心的雷达图像压缩与传输系统。根据系统对空间的要求，所设计系统体积小、重量轻，可作为一个模块添加到整体系统中，只占用很小的空间。

1 系统总体设计

　　某型号雷达扫描周期为1.5 s，每个扫描周期共有4 096级方位量化，在探测距离最大时有4 096级距离量化，采样精度为12 bit。本设计要求压缩系统的采样率达到16 MS/s，外形尺寸小于10 cm×10 cm，重量不超过200 g。

　　基于以上需求，本系统采用支持JPEG2000的ADV212作为压缩芯片，ADV212支持有损和无损压缩，支持5/3和9/7小波变换。无损压缩模式下，支持45 MS/s的数据输入速率，有损模式下，支持65 MS/s的数据输入速率。对于单分量静态图像，支持的最大分辨率为4 096×4 096，一片ADV212每幅图像的采样点最多为1.048 MB，单片ADV212即可满足系统的指标要求。另外，系统采用W5500作为以太网传输芯片，采用Altera ep3c55 FPGA实现各功能模块和系统控制。

　　图像压缩系统主要由方向标定与预处理模块、存取控制模块、图像压缩模块、数据传输模块构成。整个压缩过程如下：由信号采集前端接收雷达回波信号，捕获正北方位标志和每个扫描脉冲的开始采样点，丢弃超出范围的采样信号，将得到的数据经预处理后交给存取控制模块，存取控制模块分块将图像乒乓缓存到两片SDRAM中，在将数据存到1片SDRAM中的同时从另一片SDRAM中读取图像数据，然后把数据和同步信号传给图像压缩模块；图像压缩的核心是ADV212，它由所配置的参数和同步信号处理图像数据，生成压缩码流，然后把生成的压缩码流送给传输模块，经网口把压缩数据传给上位机进行解码并显示。系统组成如图1所示。

　　如果将分辨率为4 096×4 096的图像作为一整幅图像进行压缩，可利用帧间相关性，但代价是压缩必须要等到雷达完成一周期后才能开始，从接收雷达信号到压缩完传输的延迟是雷达旋转周期的倍数，对于实时性要求极高的雷达信号来说并不适合，因此本文设计了一种延迟更小的分片压缩方式。将每个雷达旋转周期内的各个扫描线以128个为一组作为一幅图像，4 096个扫描线共分成32份，每张图像的分辨率为128×4 096，如图2。雷达旋转360°/（4 096/128）=11.25°就可以开始对图像进行压缩，因此减小了接收到传输的延时。

2 系统硬件设计

　　系统采用FPGA实现各模块的功能，利用FPGA强大的高速并行处理能力和方便的可配置能力，完成以下模块的设计。

　　2.1 方向标定与预处理模块

　　雷达信号首先经前端模数转换并加上方位信息后送到压缩系统，压缩系统接收到的信号中带有标定正北方向的信息和每个扫描脉冲的首像素位置信息，如图3所示。如果数据第14位为1就代表此脉冲为正北方向，如果第13位为1就代表此脉冲的第一个像素。方向标定模块实时监测接收到的扫描脉冲信号，在检测到包含正北方向信息的扫描脉冲时将此脉冲标定为正北方向，在检测到脉冲首像素信息后表示后面的数据为下一脉冲的数据。对于12位雷达图像数据，取高8位作为有效数据，一个雷达周期得到4 096×4 096×8 bit的图像数据。通常输入的原始信息会存在大量的随机噪声，噪声会降低图像相邻像素之间的相关性，影响编码效率。所以在此对图像信息进行去噪处理。

　　2.2 存取控制模块

　　系统的数据存储由两片SDRAM负责，分别为SDRAM1和SDRAM2，两片SDRAM构成乒乓缓存。接收到的图像先存到SDRAM1中，共存128×4 096个像素值，存取控制模块判断ADV212是否压缩完成上一幅图像，如果完成则在SDRAM1取数传给ADV212，在SDRAM1取数时把接收到的下一幅图像存入SDRAM2。如此循环构成乒乓操作。在取数送给ADV212的过程中，需要为原始图像数据添加同步信号，同步信号采用独立于码流的HVF格式。

　　2.3 数据压缩模块

　　ADV212的结构框图如图4所示。ADV212芯片由两个图像传输接口（像素接口和主机接口）和一些模块组成，包括小波变换引擎、嵌入式RISC处理器、存储器系统、3个熵编码器、可配置FIFO和内外部DMA引擎等。其工作原理为每帧图像经过预处理、小波变换、量化、算数编码、率失真优化截断后生成标准的JPEG2000压缩码流。ADV212可配置多种接口模式，用户可通过VDATA总线和HDATA总线输入原始数据，也可以单独使用HDATA总线。本系统工作在custome-specific模式，接口为JDATA模式，原始数据由VDATA接口输入，JDATA接口输出。VDATA接口支持8、10、12、16位的单分量或多分量YCbCr4:2:2格式视频，同步信号可以为EAV/SAV模式或HVF模式。ADV212与FPGA的连接方式如图5所示。

　　ADV212的MCLK连接频率为27 MHz的晶振，经内部PLL倍频后生成JCLK和HCLK作为内部工作时钟，VCLK是视频接口工作时钟，与图像数据同步。FPGA通过HDATA接口低15位配置ADV212，正确的配置是系统正常工作的关键，芯片的配置主要包括PLL配置、固件加载、直接寄存器和简介寄存器配置等。本文设计ADV212工作在JDATA模式，上电复位后，设置内部PLL，为ADV212工作提供正确的时钟，等PLL锁定后设置为No-boot host mode，并设置BUSMODE和MMODE，加载32 kb编码固件；然后设置soft-reboot，重新设置BUSMODE和MMODE，并设置编码参数，编码参数要与输入的图像参数一致；使能SWIRQ0，配置正确ADV212将产生软件中断；查询应用程序ID，若读出0xff82则表明ADV212可以正常工作；清除中断标志寄存器，ADV212开始工作。

　　2.4 数据传输模块

　　数据传输模块使用了Wiznet的W5500芯片，W5500是一款全硬件TCP/IP嵌入式以太网控制器，集成了TCP/IP协议栈，10/100 M以太网数据链路层(MAC)及物理层(PHY)，使得用户使用单芯片就能够在其应用中拓展网络连接。而且，W5500使用了新的高效SPI协议支持80 MHz速率，从而能够更好地实现高速网络通信。本文使用FPGA对W5500进行控制，以Verilog HDL实现SPI接口协议。首先通过SPI接口对W5500进行配置，设置本地IP、子网掩码、网管、硬件Mac地址、发送与接收缓存大小、目标IP地址等，并使其工作在UDP模式；数据接收模块收到ADV212的JDATA接口发出的压缩码流后转成串行数据交给W5500，W5500自动对数据封装成UDP包，通过网口发送给上位机。相比于TCP，UDP是一个非连接的协议，它在传输数据时不需要握手，只是将数据尽可能快地发送到网络上，所以UDP可以实现更快的传输速度。缺点是会带来丢包的可能性，在网络稳定的情况下，丢包率极低，而且即使发生丢包，影响解码图像的质量，这种影响也不会保留到下一幅图像，而是控制在当前图像以内。

3 系统实现

　　系统的实物尺寸为10 cm×6 cm，重量小于100克，可以方便地加入到原有雷达系统中，只占用很小的空间。在有损模式下，压缩输入采样率可达65 MS/s，在无损模式下，输入采样率可达45 MS/s，满足系统16 MS/s的采样要求。采用本文的分片压缩方式，系统不必等雷达扫描一个周期，而是1/32周期即11.25°，便可开始压缩，从而减小了系统延时。

　　为了测试图像压缩系统的性能，在XUPV5-LX110T平台上搭建了测试系统，产生符合要求的原始数据信号，输入到图像压缩系统，通过网线连接上位机，图像经过网线传输给上位机，并在上位机对图像解压，实验表明系统完全符合设计要求。试验中系统采用5/3可逆小波变换，压缩比为20:1，原始图像分辨率为4 096×4 096，大小为24 MB，经系统处理压缩以后结果为1 053 KB，极大地减小了网络宽带占用及存储占用空间，便于远程数据传输。图6为一帧雷达图像压缩后的效果图，为了对比更清楚，在整体图中取某一块进行比较，如图7所示，压缩的PSNR为47.17，完全满足对雷达图像后期处理的要求。

4 结论

　　本文在分析了雷达图像特点的基础上设计了一款雷达图像压缩系统，采用FPGA和ADV212专用图像压缩芯片为核心，提出了一种将雷达图像分块压缩的压缩方式，解决了雷达图像压缩与实时性要求之间的矛盾，使压缩结果不仅可以用来做航行记录仪的雷达图像记录，而且还可以用于实时显示，远程传输等。系统体积小、重量轻、占用空间小，而且由于系统基于FPGA实现，通过重新配置可以用于小型无人机、远程监控等其他场合。

参考文献

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　　[3] 小野定康，铃木纯司.JPEG2000技术[M].北京：科学出版社，2004.

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　　[5] Analog Devices.JPEG2000 Video Codec ADV212 Rev.A[S].2008.

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　　[10] 邓宸伟，赵保军.基于ADV212的实时图像压缩系统[J].电视技术，2008，32(12)：35-37.