逻辑设计中经常会遇到并行和串行逻辑的概念，并行逻辑通常需要大量的逻辑块输入，如图1所示。采用并行逻辑后，可以减少逻辑的级数，从而改善设计的性能，提高器件工作速度。并行逻辑的速度提高是以器件的资源利用率下降为代价的。
　　图1 并行逻辑结构　　串行逻辑需要多级组合逻辑，如图2所示。显然串行逻辑执行速度要比并行逻辑慢，因为它使用了较多的逻辑级数，但好处是器件内部的资源利用率高。
　　图2 串行逻辑结构　　并行逻辑和串行逻辑的典型hdl结构为“case”和“if……else”语句。如果需要提高器件的速度，在设计中就不要采用“i……else”语句。在综合工具中，对于这两种逻辑结构的优化处理可以通过选择基于“面积”或“速度”原则的参数设置来实现。