dsp48e单元的结构如图1所示．
　　图 dsp48e单元的结构示意图　　(1) 25×18乘泫器．　　(2)30位宽的a端口入。其中低25位输人列乘法尜，而整个30位成为内部48位宽总线的高30位．该48位总线由a和b两个端口的输入拼接而成.　　(3) 线联的a和b输入端口.　　在直接输入和级联输入之间可进行半独立可选的流水线操作.　　可支持独立时钟的两线a和b输入寄存器组.　　(4)独立的c输人端口，c端口有存器有独立的复位和时钟使能．　　(5) carrycascin和carycascout内部级联信号支持用两个dsp48e单元实现累加器/加法器/减法器。　　(6) multsignin和multsignout内部级联信号用特定的opmode设置支持96位macc扩展。　　(7)在不使用第1级乘法器时simd模式支持3输入加法／减法。　　双24位simd加法／减法／累加，使用2个独立的carryout信号。　　四12位simd加法／减法／累加，使用4个独立的carryout信号。　　(8)48逻辑单元。　　按位逻辑运算，两输入and、or、not、nand、nor、xor和xnor。　　通过alumode可动态选择逻辑单元模式。　　(9)特定数值检测。　　支持溢出／下溢。　　支持收敛舍入。　　计数终止检测及自动复位。　　(10)级联48位p总线支持内部低功耗加法器级联位及允许四12位或双24位simd加法器级联。　　(11)可选的17位右移结构可实现更宽乘法器。　　(12)动态可控运算模式，7位opmode控制总线提供x、y和z多路选择器选择信号。　　(13)进位输入给第2级加法器。　　支持舍入。　　支持更宽加／减法。　　3位carryinsel多路选择器。　　(14)进位输出给第2级加法器。　　支持更宽加／减法。　　每个simd加法器可用(多至4个)。　　级联的carrycascout和multsignout允许macc扩展至96位。　　(15)可选择的输入、流水和输出／累加寄存器。　　(16)可选择的控制寄存器。　　(17)独立的时钟使能和复位，提供更大的灵活性。　　(18)为节省功耗，当内部乘法器不用时，可用use_mult属性关闭内部乘法器逻辑。　　每个dsp48e单元包括一个2输入乘法器，其后是多路选择器和3输入加法器／减法器／累加器。dsp48e的乘法器有非对称输入结构，支持18×25的二进制补码乘法。该乘法器以两个部分积的形式产生一个43位的二进制补码结果，该部分积经由x和y多路复用器符号扩展为48位，然后输入后级的三输入加法器。这样当使用乘法器时，该加法器有效地变为二输入的加法器。　　第2级的加法器／减法器在前级乘法器不用时可接受3个48位的二进制补码操作数，产生一个48位的二进制补码结果。设置use mult属性为none，配合适当的opmode设置可不使用乘法器。在simd模式下，48位加法器／减法器也支持带carryout位的双24位或四12位simd算术运算。在该模式下通过动态的alumode控制信号，2输入的48位位逻辑运算也可支持。　　更高级的dsp功能可以通过级联同一列中的dsp48e单元来实现，两个数据路径(acoutand bcout)和dsp48e的输出(pcout、multsignout和carrycascout)提供了这种级联的能力。例如，fir滤波器设计可以用级联的输入来安排一系列的输入数据采样，采用级联输出来安排一系列的部分输出结果。由于这种级联不使用普通逻辑的走线，所以是一种高性能低功耗的dsp滤波器实现方式。　　c输入端口可以形成多组3输入算术功能，如3输入加法、带单个加法的二输入乘法。另一个有价值的功能是支持对称舍入的“逼进零”或“逼进无限”的乘法操作，c输入端口和特定数值检测器一起也支持收敛舍入。　　对于多精度算术运算，dsp48e提供17位右移功能。这样dsp48e产生的一个部分积可以右移调整后在相邻的dsp48e中和下一部分积相加，采用该技术dsp48e可于构建更大的乘法器。　　对于输入操作数、中间乘积和累加器输出的可编程流水处理增加了dsp处理的数据吞吐能力，48位的内部总线(pcout／pcin)允许在同一列的dsp48e单元级联。当不同列的dsp48e需要连接时，则需要利用普通逻辑资源。　　数值检测器位于dsp48e的后端，可支持收敛舍入、溢出／下溢及累加器的终值检测(计数器自动复位)，数值检测器也支持在某些位忽略下检测dsp48e输出的特定数值。