;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;; (此稿件由PMC-Sierra公司提供);;;;1．;;E9000 CPU核的概述;;;;E9000 CPU核心在PMC-Sierra公司生产的种类繁多且不断增加的MIPS微处理器中处于重要的地位。E9000 CPU核心可用于两种类型的部件中。;;;;第一种部件是独立式处理器。这种处理器为所有内嵌系统的设计者所熟悉。在这类部件中，E9000 CPU核心与系统总线控制器相结合，而系统总线作为CPU与系统中其它部件的连接通路，例如内存和I/O控制器。从系统设计师的观点来看，这类部件具有非常好的灵活性，能够与任何类型的支持部件相连接，例如ASIC（专用集成电路）、FPGA（现场可编程门阵列），或者与标准系统控制器产品相连接，例如Marvell MV64340。;;;;在第二种部件中，E9000 CPU核心与集成在同一硅片模具中的范围广泛的各种支持单元相结合。例如，集成的功能包括内存控制器、I/O控制器、DMA引擎和局部SRAM内存。;;;;下表是E9000 CPU核心主要功能的总结。本文的以下部分将对这些功能及其在实际系统的应用作详细的解释。此后，本文还将对以E9000 CPU核心为基础的一些部件进行说明。;;;;;;;;1.1 CPU核心的主要功能;;;;目前E9000核心可采用的时钟频率高达1.0 GHz，器件制造采用0.13 um工艺。核心设计将很快使用最为先进的技术，例如90纳米技术，使时钟频率达2 GHz以上。;;;;E9000 CPU核心设计用于要求高性能的内嵌应用。其能力包括：;;;;l;;;;;;;; 双发超标量流水线;;;;l;;;;;;;; 2级高速缓存分级;;;;l;;;;;;;; 高速浮点运算执行;;;;l;;;;;;;; 高性能内存管理单元;;;;1.2 E9000 CPU核心的结构和运行;;;;1.2.1 流水线和高速缓存分级;;;;E9000核心的系统框图如图DDD所示（见E9000用户手册第24页）。E9000的中心部分是一个高速的RISC流水线，由2级高速缓存分级体系支持。1级高速缓存包括独立的指令高速缓存（I-cache）和数据高速缓存（D-cache），这两种高速缓存的大小均为16KB，并都具备4路相联性。2级高速缓存包含一个联合高速缓存（L2缓存），大小为256KB，也具备4路相联性。;;;;流水线分为7级，如图DDD所示（见E9000用户手册第34页）。这些分级的主要功能如下：;;;;l;;;;;;;; I级：E9000将一个请求提交给指令高速缓存（I-cache），取得下一对指令。;;;;l;;;;;;;; C级：E9000检查在指令高速缓存中找到的这些指令，然后在必要时开始从下一级高速缓存/内存层级中读取这些指令。;;;;l;;;;;;;; R级：E9000向执行单元发出尽量多的指令。在最高速度下，每个流水线时针周期可以发出2条指令。;;;;l;;;;;;;; A级：E9000的执行单元处理这些指令。;;;;l;;;;;;;; D级：如果当前某条执行指令提出访问要求，E9000载入/贮存单元开始对数据高速缓存进行一次访问。;;;;l;;;;;;;; M级：E9000检查最近的数据高速缓存请求是否成功，然后在必要时，在较低的高速缓存/内存层级上开始读取或写入请求。;;;;l;;;;;;;; W级：E9000退出下一对指令，并在必要时，在目标寄存器中保存指令的结果。;;;;1.2.2 内存管理单元;;;;上述流水线得到高性能内存管理单元（MMU）的支持。内存管理单元能够提供受到保护的虚拟内存，从而使执行的软件任务比系统所具有的物理内存大得多，而且避免发生某个软件任务打