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基于FPGA的双备份多路数据采集存储系统的设计与实现

来源:华强电子网 作者:华仔 浏览:479

标签:

摘要: 随着信息技术的发展以及数字集成电路速度的提高,实时处理大量数据已经成为现实,但在一些特殊条件下,无法实时传输数据,必须使用存储测试方法。该方法是在不影响被测对象或在允许的范围下,将微型存储测试系统置入被测体内,现场实时完成信息的快速采集与存储,并回收存储器,由计算机处理,再现被测信息的一种动态测试技术[1].实际应用中,由于在不同的条件下对采样速率和采样精度的要求有所不同,系统的实现方法也各有特点

随着信息技术的发展以及数字集成电路速度的提高,实时处理大量数据已经成为现实,但在一些特殊条件下,无法实时传输数据,必须使用存储测试方法。该方法是在不影响被测对象或在允许的范围下,将微型存储测试系统置入被测体内,现场实时完成信息的快速采集与存储,并回收存储器,由计算机处理,再现被测信息的一种动态测试技术[1].实际应用中,由于在不同的条件下对采样速率和采样精度的要求有所不同,系统的实现方法也各有特点。为了增加系统数据回收的可靠性,本文介绍了基于双备份存储的数据采集存储系统的设计与实现方法。

1 技术要求

在某飞行体遥测系统中,为了获取飞行体的参数,需要设计一种数据采集存储系统,要求实现对23路模拟信号的采集、编帧存储。要求输入信号电平为0~5 V,系统总采样率为245.76 kHz, 记录时间不小于500 s,对速变信号的采样率为5.12 kHz,缓变信号的采样率为160 Hz, 23路模拟量信号输入中包括9路速变信号和14路缓变信号。

2 整体方案的设计

信号采集存储系统是基于双备份的数据存储器设计而成,整个系统以FPGA为核心控制器,控制数据的采集、编帧存储。系统结构如图1所示。

如图1  系统结构

2.1采编器电路的设计

采编器[2]主要完成对各种被测信号的采集,并对数据进行实时编码、逻辑控制和实时存储控制,分为速变、缓变信号采集模块和采集控制模块,两者通过内部总线相连。

速变、缓变信号采集模块主要完成23路输入模拟信号的调理、选择、A/D采集等功能,包括输入接口电路、滤波跟随电路、模拟通道切换电路、信号调理电路等。

采集控制模块完成模拟信号的A/D采集控制、编帧、内部时序控制等功能,包括长线接口电路、控制电路、存储器接口电路、帧结构下载电路等。

采编器的主控器件采用XC2S100E型现场可编程门阵列(FPGA),该器件体积小、功耗低、内部延时小,全部控制逻辑由硬件自动完成,编程配置灵活,可实现程序的并行执行,因而可大大提高系统的工作性能。该采编器的电压采集范围为0~+5 V,采集精度不低于0.1%.由于FPGA本身不具备A/D转换模块,因此各通道的模拟信号分别经信号调理电路后,由模拟多路开关ADG506选择模拟通道,再经外部高速AD7667实现A/D转换,转换的数据在FPGA内编帧后输出到存储器中。具体的每帧数据由各路模拟信号和帧标记FDB1 8540组成。采编器的电源由电源模块提供的5 V电压经TPS70351调理后产生。

采编器电路框图如图2所示。

如图2  采编器电路框图

2.2存储器电路的设计

存储器主要完成数据的存储功能,存储器包括两套独立的存储电路A、B片,两者互为备份。每套存储器内包括与采编器相连的长线接口、FPGA和Flash存储芯片。该双备份设计能进一步提高数据回收的可靠性。

存储器电路框图如图3所示。

如图3  存储器电路框图

技术要求总采样率约250 kHz,记录时间不小于500 s, A/D采集的有效位数为16 bit,则一个采样周期(即4 μs)产生的数据量为2 B, 则1 s的数据量为1×106×2/4=500 000 B,则500 s内的记录数据量为2.5×108 B=238.5 MB, 可见容量为256 MB的闪存芯片便可满足记录要求,本设计采用SAMSANG公司的Flash存储芯片K9K8G08U0M,存储容量达1 GB,是为了留出存储余量,这样就为以后系统的升级和扩展提供可行性解决方案。

3系统软件设计

3.1采集控制逻辑的设计

对于多通道异步时分采集这种形式的电路,由于在电子开关切换的过程中存在着串扰,信号受到该串扰后,滤波放大器的输出在ADC采样前未稳定至其应有的精度,就会对ADC的采样有影响,从而影响采集精度。所以,为了解决串扰问题,只有在实践的基础上,靠经验去选择合适的运放,或者是通过硬件与系统软件优化相结合的方法寻找解决途径。

在确保系统采样率的前提下,本设计通过硬件与软件相结合的方法来解决串扰问题。硬件上采集模块选择SR(压摆率)较高的运放LF247作为滤波跟随器,软件上则以并行的工作方式确保采样前采样通道信号的稳定,即在时序设计上,主程序中采用了两个进程:(1)完成数据的转换、帧计数和数据的传输; (2)根据帧计数frame_cnt控制通道地址信号a和p进行通道切换。这两个进程并行执行。

FPGA采集控制逻辑流程图如图4所示。其中,a为通道选择输出,接ADG506的通道选择控制端(A3~A0);P为ADG506选通信号,接ADG506的片选端(EN)。

如图4  FPGA采集控制逻辑流程图

由于存储器采用双备份设计以及对两片存储器的写入操作完全相同,故采集控制逻辑中分别有控制A、B片存储器的控制信号wrclkA和wrclkB,数据通过MAdata、MBdata分别存入存储器的A、B片中,如图5所示。

FPGA的时序转换图

型号 厂商 价格
EPCOS 爱普科斯 /
STM32F103RCT6 ST ¥461.23
STM32F103C8T6 ST ¥84
STM32F103VET6 ST ¥426.57
STM32F103RET6 ST ¥780.82
STM8S003F3P6 ST ¥10.62
STM32F103VCT6 ST ¥275.84
STM32F103CBT6 ST ¥130.66
STM32F030C8T6 ST ¥18.11
N76E003AT20 NUVOTON ¥9.67