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Cypress提升Warp&reg工具的运行时间和支持能...; CPLD开发

来源:华强电子网 作者:华仔 浏览:320

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摘要: 赛普拉斯半导体公司(Cypress Semiconductor)日前发布了最新版本的Warp®设计工具及设计环境。随着性能的提升,Warp 6.3版本 (Warp R6.3) 工具现在将可提供定时限制规范功能、更快的运行时间、改进的项目管理能力以及对赛普拉斯先的CPLD(复杂可编程逻辑器件)系列支持能力的拓展。在全球范围内,Warp开发工具已设计完成了超过28000套软件,并已在150多所

赛普拉斯半导体公司(Cypress Semiconductor)日前发布了最新版本的Warp®设计工具及设计环境。随着性能的提升,Warp 6.3版本 (Warp R6.3) 工具现在将可提供定时限制规范功能、更快的运行时间、改进的项目管理能力以及对赛普拉斯先的CPLD(复杂可编程逻辑器件)系列支持能力的拓展。在全球范围内,Warp开发工具已设计完成了超过28000套软件,并已在150多所大学中得到使用,它已成为全球最受欢迎的基于HDL的CPLD开发工具之一。

Warp R6.3在开发过程的每一个步骤中都体现了强大的功能和易用的特点,并支持包括Delta39K™和Ultra37000™ CPLD 系列以及物理层 (PHY) 器件的可编程串行接口 (PSI™) 系列在内的所有赛普拉斯的可编程逻辑器件。Warp R6.3使设计人员能够为InfiniBand™、ESCON、光纤通道、千兆以太网和SMPTE 市场中的下一代通信系统开发出可编程物理层解决方案。

Warp R6.3增加了对所有Delta39K CPLD和可编程物理层器件规定定时限制的功能。所有版本的Warp开发工具的Warp前端都已对运行时间进行了卓有成效的改进,以此来加快其设计过程。在Warp专业版和企业版中,设计流程管理器也对编译时间进行了改进。赛普拉斯还增加了诸如报告文件书签等很有价值的功能,以此来改善项目管理能力并拓展对CPLD Delta39K系列的支持能力。

在个人计算机平台上,Warp R6.3还包括了Aldec公司出品的合成后定时模拟器Active-HDL Sim™ 的3.3版本和FSM(finite-state machine)编辑器Active-HDL FSM™。Active-HDL Sim是一个全功能的合成后VHDL定时模拟器,能支持VHDL模拟和为赛普拉斯器件所编译的Verilog文件。

赛普拉斯继续提供性价比很高的99美元的Warp R6.3版本,以及另外两个具有额外设计功能的版本:Warp专业版和Warp企业版。通过向客户提供免费技术支持和终身免费升级,赛普拉斯为客户带来了业界领先的价值。Warp R6.3版本对现有的Warp工具用户免费升级,现在可以从赛普拉斯网站进行下载,具体网址如下:
www、cypress、com/support/link、cfm?sd=warp63pcupdate。




型号 厂商 价格
EPCOS 爱普科斯 /
STM32F103RCT6 ST ¥461.23
STM32F103C8T6 ST ¥84
STM32F103VET6 ST ¥426.57
STM32F103RET6 ST ¥780.82
STM8S003F3P6 ST ¥10.62
STM32F103VCT6 ST ¥275.84
STM32F103CBT6 ST ¥130.66
STM32F030C8T6 ST ¥18.11
N76E003AT20 NUVOTON ¥9.67
型号/产品名 平均报价 涨跌幅
STM8S003F3P6 1.72 1.12%
74HC573D 0.64 2.86%
2N7002 3.66 400.00%
STM32F103C8T6 7.47 27.87%
1N4007 1.58 0.00%
ADM2483BRWZ 8.90 3.21%
SHT10 16.21 5.88%
LM358 118206.75 16.67%
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