3.1低压窄脉冲源设计

脉冲信号源的整体设计包括脉冲信号的产生模块设计、脉冲信号等效延时模块设计，脉冲信号放大、发送模块的设计。

3.1.1脉冲信号产生

脉冲的宽度通过计数器的方式来进行控制，一个上升沿启动一个D触发器产生一个从低到高的电平变化，该电平变化作为脉冲的上升沿，同时用该高电平启动一个计数器计数，计数时钟的周期为Δt。计数值输出端作为一个比较器的一个输入，比较器的另一个输入端被预置一个计数次数N，N的大小决定脉冲宽度，当计数器的输出与N值相同时，比较器输出一个状态信号将D触发器清零，此时一个脉宽为N*Δt的脉冲信号已经产生。如图4一1所示。

从脉冲产生电路可知，POSEDGE信号通过D触发器产生脉冲信号的前沿，同时该前沿使能一个8位宽度的二进制计数器，计数器的输出与预设宽度数值做比 较，当达到预设宽度时，比较器输出端产生的上升沿信号触发另一个D触发器产生一个高电平信号(脉冲状态信号)，该高电平信号将前面的D触发器清零，即输出 了脉冲信号的下降沿。PULs一ST是一个复位信号，高电平有效，即在产生脉冲以后需要将计数器和状态信号清掉，以便为下次脉冲产生做准备。可以看到，复位信号必须要和第2个D触发器的输出端进行相与后才能工作，也就是说复位信号必须在脉冲完成之后才有效。

从上面两个仿真图可以观察出，产生出来的脉冲宽度都超过了设定值，产生了误差，可以看到误差，主要是因为在POSEDGE信号上升沿时，计数脉冲信号过了半个周期才到，因此该误差刚好为半个周期计数脉冲的时间，即为2.5ns，该误差就是我们常说的±1误差。在实际测量中，脉冲信号的前沿是最关心的部分，因此宽度的不准确性对于测量不会造成影响。

3.1.2脉冲信号延时

前面已经讨论过，在时基为100ns/div时，刚好达到ADC的最大采样极限(250MsPs)，当时基进入更快档位时，如果要进行正常的显示就需要更多的数据。通过两种办法可以实现：软件插值和等效采样。采用软件插值的方式会导致脉冲信号沿失真，影响测量准确度，在这里采用顺序时间等效采样，即将采样信号与脉冲信号做相对延时，相对延时的时间△t越小，等效采样率越大，经过多次采样后，得到显示所需要的数据。为了保证波形刷新率，等效采样率随时基可变，即时基不同时，相对延时的时间△t也不同。与此同时，在进行顺序等效的时候，时基越小，需要的等效延时的次数越多，即显示单次波形需要采样的次数越多。

表4一1给出了在不同时基情况下的相对延时的时间△t、采样次数和等效采样率。

3.1.2.1脉冲延时原理

FPGA内部的PLL资源具有时钟信号的相位偏移的功能，假如PLL的输入为250M的时钟信号，通过180度的相移后，输出时钟信号被反相，相当于将时钟信号向前或向后移动了2ns，如果脉冲信号的上升沿和PLL的输入时钟信号的相对位置不变，则分别利用变换前后的时钟信号作为采样时钟，采样率即被等效成了500MSPS.同理如果通过步进为72度的相移后，可以达到1.25G的等效采样率。

其它几种情况也可以推算出来。实际上，FPGA内部的锁相环资源很有限，只有两个PLL，并且PLL控制器内部时钟相位移位是一次设定成功的，即具有一次性的功能如果要修改，就必须从新编译、下载，因此不能通过PLL来实现延时的控制。经过多次实验和论证，采用了一种类似游标卡尺的方法实现了步进延时的作用。

游标卡尺是由毫米分度值的主尺和一段能滑动的游标副尺构成，它能够把mm位下一位的估读数较准确地读出来，因而具有非常高的测量准确度，目前其读数准确度有0.1mm、0.05mm和0.02mm三种。以0.02mm的测量准确度为例，游标副尺上有50个分格，它和主尺上的49个分格的总长度相等，一般主尺上每一分格的长度为1mm，游标上每一个分格的长度为0.98mm，则有50*0.98=49，主尺上每一分格与游标上每一分格的差值为1/50(mm)。当游标尺的零刻线与主尺上的零刻线对齐时，此时只有游标尺上的第50条刻线与主尺上的第49条对齐，其它均不对齐。主尺和游标尺上对应的一等份差值(0.02mm)，是游标卡尺的最小读数，即游标卡尺的分度值叫精确度，它体现了测量的准确程度，游标卡尺正是利用主尺和游标尺上每一小格之差，来达到提高精确度的目的，这种方法叫示差法。

游标卡尺上的刻度都是等间隔的刻度，与数字信号里面的时钟信号非常相似，可以把两个周期时钟信号当作游标卡尺的刻度来使用。由于在时域反射测量模式下，最大等效采样为5GSPS，即最小步进为0.2ns，因此将0.2ns定义为这两个时钟信号的周期差。如果以250M的时钟信号作为主尺刻度，则游标时钟信号的周期为4ns﹣0.2ns=3.8ns，对应大约263M的时钟信号。这样每隔20个4ns的周期就会对应大约21个3.8ns的周期信号。由于263M的时钟信号必须通过PLL来实现，而PLL又要实现250M的信号，且263M的时钟信号通过单个PLL的内部锁相功能基本无法实现，且在FPGA内部运行250M以上的信号，计数上容易产生错误。

经过多次实验，将50M的时钟信号作为主尺，则游标的周期为19.8ns，对应了约为50.5M的时钟信号，用这两个时钟信号做比较非常合适。因为50M的时钟信号和250M的时钟信号成倍数关系，所以50M的时钟信号的前沿相对于25OM的时钟信号基本上是不变的。如果做与50M的时钟信号的相对延时，实际上也就是与250M时钟信号的相对延时。

3.1.2.2脉冲延时实现

为了实现最小0.2ns的时间延时，理论上应该将采样点相后移动0.2ns的间隔，前面已经讨论过该方法基本行不通。我们知道，移位是相对的，即被采样信号位置不变，而将采样时钟向后移动，与将被采样信号向前移动，而采样时钟保持不变，这两种方法在结果上都是一样的。50M的时钟信号和50.5M的时钟信号。两者周期相差0.2ns左右，由于50M的周期为20ns，即有20ns*99=19.8ns*100，表示这两个时钟信号每隔1.980us上升沿对齐一次，对齐之后，每经过一个小的时钟以后，50.5M的时钟信号上升沿比对应的50M的时钟信号上升沿向前移动0.2ns，依此类推，经过N个时钟以后，50.5M的时钟信号上升沿比对应50M的时钟信号上升沿向前移动0.2ns*N的距离。如图4一4所示。

从图4.4可以看出，如果将50M的时钟信号作为采样时钟，将50.5M的时钟信号作为被采样信号，由于被采样信号的重复性，将依次采集到的点数做顺序拼合，则相当于对被采样信号进行间隔为0.2ns的采样。在此种情况之下所用的采样率为50M，而SOM的时钟信号与250M的时钟信号成倍数关系，如果利用250M的时钟用做采样时钟的话，则经过连续20次的采样后，将采集到的数据依次进行拼合后，达到了SG的等效采样率，刚好对应了屏幕上sns的时基。同理可以利用上面的方法，依次在1、3、5……17、19这10个脉冲处产生被采样信号，即可实现0.4ns的采样间隔，在10ns/div时基下达到2.5GSPS的等效采样。

为了完成顺序延时的目的，必须确定50M和50.5M的时钟信号在什么时候才能同相对齐，通过图今4可以看到，当两时钟信号对齐以后，根据两者的周期差的原理，50M的时钟信号的1号位置的上升沿必定对应了50.5M时钟信号的高电平，而在同相对齐之前的一个时钟，即50M时钟信号的98号位置的上升沿必定对应50.5M时钟信号的低电平。根据这一推理，可以利用D触发器的原理，将50M时钟信号作为触发时钟信号，将50.5M时钟信号作为被触发信号，则当两时钟信号刚好达到同相对齐时，D触发器的输出端从低电平变成高电平;当两时钟信号刚好达到反相对齐时，D触发器的输出端则从高电平变成低电平。D触发器输出呈周期变化，周期T=20ns*99=1.980us，约为50OKHz的周期信号。该设计方法形同一个振荡电路，两时钟信号是振荡源。OSC_OUT作为振荡输出信号，上升沿表示同相对齐，下降沿表示反相对齐。设计结构和时序仿真结果如图4-5和4-6所示。

从图4一6可以看到，振荡输出信号的周期为1.9781us，与前面计算结果基本保持一致

确定两个时钟信号的同相对齐点后，即可以实现步进延时的目的。由图4-4己知，要实现0.2ns的延时，就可以在对齐之后，通过对50.5M时钟信号进行计数，计数值为N，即被延时了0.2*N的时间间隔。为此可将图4-5中的D触发器的输出端作为计数器的使能控制信号，当D触发器的输出端由低电平向高电平变化时，计数器开始对50.5M的时钟信号计数，计数输出结果与预设次数做比较，当相等时，则表示达到预设的延时效果，此时比较器的输出状态即可被认为是输出脉冲信号的上升沿。脉冲延时控制电路如图4一7所示。

在图4-7中，比较器的输出端POSEDGE对应了图4-1脉冲产生电路中的D触发器的输入信号，从D触发器输出端即可产生时域反射测量所需的脉冲信号。图4-8、4-9给出了脉冲延时控制电路产生的0.2ns和2ns延时情况下