同步时序逻辑电路的特点 各触发器的时钟端全部连接在一起，并接在系 统时钟 端 只有当时钟脉冲到来时，电路的状态才能改变 改变后的状态将一直保持到下一个时钟脉冲 的到来，此时无论外部输入 x 有无变化 状态表中的每个状态都是稳定的 异步时序逻辑电路的特点 电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件 电路中没有统一的时钟 电路状态的改变由外部输入的变化直接引起 根据外部输入是脉冲信号还是电平信号，可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路 对输入脉冲信号的两点限制： 在两个或两个以上的输入线上不允许同时出现 脉冲信号 第二个输入脉冲的到达，必须在第一个输入脉 冲所引起的整个电路响应结束之后脉冲异步时序逻辑电路的分析 分析方法基本上与同步时序逻辑电路相似，只是要注意触发器时钟端的输入情况。在同步时序电路中，时钟端的输入仅为 “ 时间 ” 。 分析步骤如下 ： (1) 写出电路的输出函数和激励函数表达式 (2) 列出电路的状态转移真值表或写出次态方程组 (3) 作状态表和状态图 (4) 画出时间图和用文字描述电路的逻辑功能 从分析步骤来看，异步时序电路的分析与同步时序电路分析相同，但是每一步实施时又有所不同。下面通过例子介绍 脉冲异步时序电路的分析方法 例 ：分析下图所示的脉冲异步时序逻辑电路 解： 该电路当连续输入两个或多个 x 1 脉冲时，输出一个或多个脉冲，其它情况下输出为 0 。它是一个 x 1 脉冲检测器设计方法与同步时序逻辑电路相似，但如果触发器有时钟控制端的话应将其作为激励来考虑，并注意脉冲异步时序电路对输入脉冲的两个限制条件。 由观察法可见该表已是最简状态表，无需再化简 将时钟控制端当作激励端来看 . 故可得以下 D 触发器的激励表 : 设计时将 D 触发器的特征方程写为 : 例 : 试用 J-K 触发器设计一个异步六进制加法计数 器 .