要了解VLSI，我们必须了解IC或集成电路。 IC是包含数十万个晶体管或数字电路的芯片或工艺封装。

一、什么是VLSI？

VLSI 或超大规模集成是指将晶体管（尤其是 MOS晶体管) 制定集成电路。VLSI 器件由数千个逻辑门组成。它们有助于创建大内存数组。这些数组用于微控制器和微处理器。在标准 VLSI 设计技术中，可以将104到109个组件集成到单个芯片中。

二、VLSI的历史背景

最早的晶体管是由贝尔实验室的J. Barden，W. Shockley，W. Brattain于1947年发明的。 三位科学家在1956年都对这项发明感到崇高。随着时间和技术的进步，晶体管的尺寸不断缩小。

Jack Kilby和Robert Noyce提出了IC的想法 其中组件连接在单个芯片内。这有助于工程师提高对各种电路的操作。

摩尔定律： 1998年，英特尔公司的联合创始人戈登·穆尔（Gordon Moor）预测了集成电路中组件数量的趋势。他预言“微芯片内部的晶体管数量每两年翻一番”。

世界如何遵循摩尔定律

集成电路的进步导致了超大规模集成或超大规模集成电路技术的发现。 在发明VLSI之前，还有其他技术。

（1）SSI或小规模集成： 这些类型的集成电路包含少于十个逻辑门。 这些IC门具有与一个封装相关的多个门或触发器。

（2）MSI或中规模集成： 这些包包含十到千个逻辑门。 MSI IC 可以生成基本的逻辑门。 逻辑门可进一步用于制作顺序和组合电路，如多路解复用器、编码器-解码器、锁存器、 拖鞋, 寄存器等。

（3）LSI或大规模集成： LSI单元包含一百多个门。 LSI IC可创建更复杂的电路结构，例如计算器，小型计算机等。

（4）VLSI或超大规模集成： 包含数千个逻辑门。

（5）ULSI或超大规模集成： 一个芯片包含超过10 ^ 9个组件。

三、VLSI设计基础知识

VLSI设计包含几个部分。 它需要正确，完美的电路物理，结构和行为表示。 多余的和重复的信息被省略以构成一个好的艺术品系统。 它是通过使用图形设计描述以及组件和互连的符号表示来实现的。

VLSI体系结构使用n沟道MOS场效应晶体管和互补MOS。 互补MOS或CMOS需要在同一基板上制造n沟道和p沟道MOS FET。

在1980年代，对增加封装密度的需求增长了，这影响了NMOS IC的功耗。 功耗变得如此之高，以至于功耗成为一个严重的问题。 为了解决此问题，CMOS技术应运而生。

CMOS 提供高输入阻抗、高噪声容限和双向操作。 这就是为什么它可以作为开关顺利工作的原因。

1、VLSI设计规则

VLSI设计具有一些基本规则。 该规则特别是一些几何规范，可简化布局蒙版的设计。 规则提供了最小尺寸，线布局和其他几何尺寸的详细信息，这些尺寸是从某些点胶专业知识的极限中获得的。

这些规则有助于设计人员在尽可能不影响性能和可靠性的前提下，在尽可能小的区域内设计电路。有两套设计规则，分别是：

（1）微米规则 – 该规则围绕诸如以下的实施约束而发展：-最小特征尺寸，最小允许特征间隔。 它们引用的是微米范围。

（2）基于Lambda的设计规则： 布局中距离的限制条件用基本长度单位λ表示。 开发这些规则是为了简化行业标准的微米规则。 这允许扩展不同过程的能力。 长度单位λ是一层的几何特征可以与另一层的几何特征重叠的距离，并且由工艺技术的限制确定。

如果长度单位是lambda，则所有宽度，间距和距离都表示为m * lambda。 M是比例因子。 扩散区域的比例因子至少为2λ。 根据安全的经验法则，未连接的分散区域的间隔为3λ。 在标准VLSI设计中，金属线的最小宽度和间距为3λ。

2、VLSI设计中的缩放

技术的进步使我们能够减小设备的尺寸。 这种减小尺寸的过程称为缩放。 缩放VLSI设计的主要优势在于，当将集成系统的尺寸缩放到减小的尺寸时，电路的整体性能将得到改善。 扩展的其他目标是–更大的封装密度，更高的执行速度，降低的设备成本。一些最常用的缩放模型是：

（1）恒定电场定标

（2）恒定电压缩放。

对于恒定电场，由于电路的电场保持不变，因此消除了非线性效应。 为了了解VLSI设计中的缩放比例，我们采用两个参数α和β。 对于恒定电场，β=α，对于电压缩放，β= 1。

3、VLSI设计中的晶体管

金属氧化物半导体场效应晶体管或MOSFET是高密度VLSI芯片中的关键元件。FET或场效应晶体管可能是晶体管的最简单形式。 FET广泛用于模拟和数字应用。 它们之间的输入电阻值较大，而面积和尺寸较小，因此可用于形成低功耗电路。 这就是为什么它们在超大规模集成中得到广泛使用的原因。

CMOS和n沟道MOS用于提高功率效率。

NMOS FET 的符号

上图显示了一个NMOS场效应晶体管，其漏极电流和端子电压表示。 对于NMOS FET，源极端子和漏极端子是对称的（双向）。

当栅极端子上没有电荷时，漏极至源极的路径将充当开路开关。 由于薄的氧化物层将栅极与基板分开，因此给出了电容值。 当栅极端子积累足够的正电荷时，电压VGS 超过阈值电压VTH。 因此，电子被吸引到栅极下方的区域中，从而在漏极和源极之间形成导电路径。

栅极电压通过进入增强模式操作来增强沟道电导率。 VTH ?= 0.2伏DD 给出VTH。

这种FET的多数载流子是空穴。 当正栅源电压或VGS 小于VTH，大多数载体或孔被排斥到基板中。 现在，在p型表面上没有载流子。 由于耗尽区而没有电流。

现在，当栅极到源极的电压高于阈值电压时，健康的少数载流子就会被吸引到表面（在我们的例子中是电子）。 因此，在源极端子与漏极端子之间由反转层形成沟道。 

下面的表达式给出了漏极电流ID。

ID =通道中感应的电荷（Q）/传输时间（τ）

电荷传输时间τ是电荷载流子跨过从源极端子到漏极端子的通道所花费的时间。 对于较小的VDS,

τ=漏极到源极的距离（L）/电子漂移速度（vd）= L /μE = L2 / VDS μ

E是电场，给定为 E = VDs /升

μ是电子迁移率。 前面我们已经说过，会产生一个电容值。 电容为C =εA/ D =εWL/ D

W是宽度，而D是二氧化物层的厚度。 ε表示氧化物层的介电常数。 对于二氧化硅，ε/ε之比0 的价格为4。运输中的费用为–

Q = C（VGS - V.TH - V.DS/ 2）=（εWL/ D）*（VGS - V.TH - V.DS/ 2）

漏极电流为：– ID = Q /τ=（μεW/ LD）*（VGS - V.TH - V.DS/ 2）伏DS

电阻为R = VDS / ID = LD / [μεW*（VGS - V.TH - V.DS/ 2）]

下图显示了NMOS晶体管的输出特性。

NMOS晶体管的输出特性

在饱和区域中，漏极电流为：

ID =（μεW/ 2LD）（VGS - V.TH)2

也可以用阈值电压VTH <= 0的值来制造NMOS晶体管。这些晶体管称为耗尽型器件。