Cadence设计系统公司宣布，TLM (transaction-level modeling) 导向设计与验证、3D-IC设计实现以及整合DFM等先进Cadence(R)设计技术与流程，已经融入台湾积体电路制造股份有限公司 (以下简称TSMC) 设计参考流程11.0版中。这些Cadence的技术有助于28纳米TLM到GDSII进行复杂的芯片设计、设计实现、验证与签收(signoff)。Cadence公司对TSMC设计参考流程的扩增部分，帮助双方客户在最短的设计时间内，实现复杂的高效能、低功耗、混合信号芯片，更支持了Cadence公司所提出的 EDA360策略。Cadence对新参考流程的支持标志着该公司在EDA360愿景的关键支持方面又迈出了新的一步。

　　“Cadence与TSMC的合作，帮助双方客户转移到更高阶的提取与先进工艺节点，同时降低开发成本，”TSMC设计架构行销处资深处长庄少特说：“TSMC设计参考流程11.0版添加了Cadence公司的工具与解决方案， 藉由ESL设计与验证以及3D-IC整合成为主流工艺节点的一环，广泛地解决重要的设计问题，更提高了设计生产力。”

　　EDA360愿景需要整个电子生态系统的共同合作，才能够兑现系统至硅片实现(System to Silicon Realization) 的新产业境界。Cadence对TSMC设计参考流程的贡献，能够帮助客户快速建立、重复利用并整合大型数字、模拟和混合信号IP区块，以更快速、更节约的成本来达成这些目标。

　　TSMC新的设计参考流程充分运用先进的Cadence TLM导向设计与验证技术和方法学。将设计提取由RTL层级提前至TLM层级、采用Cadence高阶合成、进行设计前期功耗trade-off与优化，以及指标导向型功能验证等方法学，完成TLM 到GDSII设计流程。先进的3D设计功能包括物理设计与设计实现、RC提取、时序分析、信号完整性分析、IR 压降、电磁与散热分析等，更包括了物理验证。

　　移转至更高设计阶层进行提取的做法，让客户获得相当大的优势，因为从系统层设计到物理设计的阶段，进行IP的建立和重复利用，让设计与验证生产力大幅增加。独特的Cadence ECO (engineering change order) 功能能避免不必要的迭代，实现更快速的上市时间。3D IC设计能力则是在设计实现阶段，就能够协助设计决策，确保封装阶段的最佳性能与功耗trade-off。由于DFM设计解决方案整合到设计实现工具中，设计人员能够高枕无忧地完成自己的模块或芯片级设计，达成量产时间的目标。

　　Cadence公司也在此次与TSMC的合作中，为低功耗、先进工艺与混合信号设计提供更多的支持。在低功耗领域中，这个流程以Common Power Format (CPF)为基础，支持功率状态确认与IP 库查看。在先进工艺领域中，以TSMC公司iLPC进行修复光刻热点，以及dummy metal/via插入的修补方式，解决热点的问题，并能将症结反馈至自动化布局与绕线工具的单独GDS应用。在系统级封装 (SiP) 混合信号设计方面，有SiP 晶粒/封装布局规划、混合信号IR降与高级SiP静态时序分析等封装支持。这些崭新的设计参考流程元素，从系统级到签核(signoff)为设计团队提供更高能见度与可预测性，协助在功耗、性能与设计尺寸的平衡挑战下进行最佳化，并实现最高设计良品率。

　　“我们的客户希望能够提高生产力，才能够跟上不断提高的设计复杂性，并且满足紧迫的上市时间要求。”Cadence高级副总裁兼首席战略官黄小立说。“藉由全新的设计参考流程，Cadence与TSMC共同以这项重要的技术创新与方法学，以完整、可预测的流程，帮助系统到芯片 (System to Silicon Realization) 产业新境界的实现。”